정은승 삼성 반도체연구소장 “2020년 D램 1z, 로직 5나노까지 선폭 축소”

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정은승 삼성 반도체연구소장 “2020년 D램 1z, 로직 5나노까지 선폭 축소”

디지털데일리 발행일 2015-02-04 17:40:08

한주엽

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[디지털데일리 한주엽기자] 삼성전자가 D램과 로직칩(시스템반도체)의 집적도 확대를 위한 회로선폭 축소 연구개발(R&D) 활동을 계속할 것이라고 밝혔다. 2020년까지 D램은 1z나노, 로직칩은 5나노까지 회로 선폭을 좁히겠다는 구체적인 로드맵도 공개했다. 구조적으로 선폭을 줄이기가 어렵게 된 낸드플래시의 경우 평면형 제품 개발은 조만간 중단하고 수직 적층 방식으로 집적도를 높이겠다는 계획이다.

4일 정은승 삼성전자 DS부문 반도체연구소장(부사장)은 서울 코엑스에서 개최된 세미콘코리아 2015 기조연설에서 이 같은 내부 계획을 밝혔다. 정 부사장은 “18개월마다 반도체의 집적도가 2배로 늘어난다는 무어의 법칙은 D램과 로직칩 분야에선 계속될 것(More Moore’s Law)”이라며 “그러나 낸드플래시를 포함해 차세대 메모리(STT-M램, PC램, Re램)는 적층 등 새로운 구조(More than Moore’s Law)를 적용하며 집적도 측면에서 진화를 계속해 나갈 것”이라고 말했다. 그는 “이러한 도전과제를 해결하려면 R&D 시작 단계부터 장비, 재료 업체들과의 협업이 꼭 필요하다”며 “삼성전자는 작년부터 차기, 차차기 개발 과제를 놓고 이러한 사전 협업 프로세스를 구축한 바 있으며 벌써 가시적 성과가 나오고 있다”고 설명했다.

2020년 D램 1z나노, 로직은 5나노까지 진화

이날 정 부사장이 공개한 개발 로드맵에 따르면 삼성전자는 2020년까지 1x, 1y, 1z나노로 D램 선폭을 축소한다. 정 부사장은 “현재 1x나노 D램을 개발하고 있다”고 밝혔다. 이르면 연내 개발을 완료하고 양산화에 돌입할 수 있을 것으로 전문가들은 관측하고 있다. 그는 극자외선(Extreme Ultra Violet, EUV) 노광 장비의 상용화 지연, 노광을 여러 차례 수행하는 다(多) 패터닝 공정 도입으로 인한 원가 상승 문제를 해결하기 위해 3~4가지의 패터닝 솔루션을 개발하고 있다고 밝혔다. 후보로 꼽히는 기술로는 DSA(Directed Self-Assembly), 전자빔(E-beam), 나노 임프린트(Nano Imprint)가 있다.

또 다른 해결 과제는 커패시터다. D램은 커패시터에 저장된 전하 저장 유무로 0과 1을 판단한다. 그러나 선폭이 줄어들면 셀 면적 역시 좁아져 커패시터 용량을 사수하는 것이 어려워진다. 지금까지는 셀 면적이 줄어들면 원통형의 커패시터를 수직으로 길죽하게 늘어올렸지만, 이러한 방법은 이제 한계(커패스터 쓰러짐 등의 문제로)에 다다랐다는 것이 전문가들의 설명이다. 이 때문에 선폭을 줄이는 데 드는 시간도 늘어나고 있다. 실제 삼성전자는 2009년 46나노, 2010년 35나노, 2011년 28나노, 2012년 25나노로 매년 D램의 선폭을 한 세대씩 좁혀왔지만, 20나노(2014년 3월 양산)의 경우 양산화에 더 많은 시간이 걸렸다. 경쟁사의 경우 아직 20나노 D램의 양산화에 돌입하지도 못했다. 정 부사장은 “패터닝 외 커패시터 용량 사수 문제는 구조 개선 및 신규 재료를 적용해 해결해 나갈 계획”이라고 밝혔다.

시스템반도체의 경우 2020년까지 10나노, 7나노 5나노로 회로 선폭을 줄일 계획이다. 올해 본격 양산에 돌입한 핀펫(FinFET) 기술은 14나노에 이어 10나노까지 이어진다. 10나노 이하 공정부터는 실리콘게르마늄(SiGe)과 같은 신재료를 사용할 계획이다. 다만 어떤 재료, 어떤 구조를 적용할 지는 구체적으로 거론하지 않았다. 평면형 낸드플래시는 14나노를 마지막으로 개발을 중단할 계획이다. 낸드플래시는 플로팅게이트(FloatingGate)에 전자(electron)를 저장하거나 빼내는 방법으로 0과 1을 구분하고, 이를 통해 데이터를 쓰고 지우고 읽는다. 회로 선폭이 보다 미세화되면 플로팅게이트의 면적 또한 줄어들게 되므로 저장할 수 있는 전자의 개수가 감소한다. 이처럼 저장 가능한 전자 개수에 여유가 없는 상태라면 오류가 잦아질 수 밖에 없다. 3D 적층 기술은 선택이 아니라 필수인 셈이다.

차세대 메모리 2~3년 내 상용화 목표

정 부사장은 “2~3년 내 차세대 메모리를 상용화할 것”이라며 “웨어러블 기기에 임베디드되는 메모리의 경우 저전력, 좁은 면적 등을 필요로 하는데 차세대 메모리로 가능성이 있다는 결론을 얻었다”고 말했다. 그는 STT-M램, PC램, Re램 가운데 어떤 제품을 먼저 상용화할 것인지는 밝히지 않았다. 다만 “M램의 경우 주요 장비 업체들이 모두 참여한 가운데 프로토타입 장비를 만들고 있다”며 “그러한 지원 활동에 (개발에 필요한) 많은 도움을 받고 있다”고 말했다.

<한주엽 기자>powerusr@ddaily.co.kr