14·16나노 3D 핀펫 공정 ‘고비용 구조’ 어떻게 해결할까

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14·16나노 3D 핀펫 공정 ‘고비용 구조’ 어떻게 해결할까

디지털데일리 발행일 2014-03-30 10:24:26

한주엽

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[디지털데일리 한주엽기자] 20나노 평면 및 14/16나노 3D 핀펫(FinFET) 공정의 게이트(Gate)당 원가가 현행 28나노 하이게이메탈게이트(HKMG) 공정 대비 비쌀 것이라는 분석이 나왔다.

인텔을 포함한 삼성전자, TSMC, 글로벌파운드리(GF)와 같은 반도체 위탁생산(파운드리) 업계는 그간 회로선폭 축소를 통해 성능은 높이고 칩(Die)당 원가는 낮추는 방향으로 사업을 이어왔다. 그러나 이 같은 분석대로 차세대 공정의 원가 축소가 뜻대로 되지 않을 경우 파운드리 업계의 전반적 이익률이 낮아지거나, 칩 공급 가격이 오를 수 밖에 없을 것이라는 관측이다.

30일 컨설팅업체인 인터내셔널비즈니스스트래티지(IBS)는 28나노 HKMG 공정으로 생산된 칩의 게이트당(1억개) 원가를 1.4달러로 분석했다. 28나노 공정으로 생산된 칩은 40나노 칩(게이트 1억개당 1.94달러) 대비 27.8% 원가가 저렴한 것으로 나타났다. 그러나 20나노와 14/16나노 핀펫 공정의 게이트 1억개당 원가는 각각 1.42달러, 1.62달러로 28나노 대비 1.4~15.7% 비쌀 것이라는 분석이다.

통상 생산공정이 한 세대 미세화되면 30~40%의 원가가 절감된다. 회로선폭이 축소되면 칩 면적이 작아지고, 웨이퍼 한 장에서 뽑아낼 수 있는 칩 개수가 늘어나기 때문이다. 그러나 20나노 공정부턴 물리적으로 선폭을 줄이는 데 상당한 어려움(수율 저하)이 따르는데다 설계 비용도 기하급수적으로 늘어나 28나노 대비 칩 면적이 작아져도 원가는 오히려 높아진다는 것이 IBS의 설명이다.

10나노대로 접어들면 문제는 더 커진다. 삼성전자와 GF(14나노), TSMC(16나노)의 3D 핀펫 칩은 메탈층과 배선 등 BEOL(Back End Of Line)은 14/16나노 공정이 도입되지만 트랜지스터 주변인 FEOL(Front End Of Line)은 기존 20나노 공정을 그대로 쓰기 때문에 칩 면적 축소는 8~10%에 그친다. 선폭 축소가 어려운데다 게이트 구조를 3D 핀펫 구조로 만들어야 하는 고난도 공정으로 인해 14/16나노 칩은 20나노보다도 원가가 높을 것이라는 분석이다.

IBS는 20나노 및 14/16나노 핀펫 공정의 원가 절감 속도는 28나노 공정보다 늦기 때문에 오는 2017년까지 원가 차이가 더욱 벌어질 것으로 관측되고 있다. 핸델 존스 IBS 최고경영자(CEO)는 “반도체 업계는 칩 면적을 줄이면서 원가를 낮춰왔지만 차세대 공정에선 그간의 원가 절감은 기대할 수 없다”라며 “핀펫 공정이 답이 아닐 수 있다”라고 견해를 밝혔다.

IBS는 차세대 공정의 게이트당 원가를 축소하려면 완전히 새로운 FD-SOI와 같은 소자 구조를 도입하거나 300mm 웨이퍼보다 직경이 넓은 450mm 웨이퍼 장비를 도입해야 한다고 주장했다.

그러나 파운드리 업체들이 기존 CMOS를 버리고 업계의 검증이 이뤄지지 않은 FD-SOI 소자 구조를 채택하긴 쉽지 않을 것으로 보인다. 450mm 웨이퍼 도입 역시 장비 및 소재 개발이 늦어지고 있어 현실적인 대안이 되긴 어렵다는 평가다. 업계에선 2020년 이후 450mm 웨이퍼 시대가 열릴 것으로 보고 있다.

<한주엽 기자>powerusr@ddaily.co.kr