[인더스 체인저] ① 인텔 참전에 `파운드리 삼국지` 격화…핵심은 후공정

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[인더스 체인저] ① 인텔 참전에 '파운드리 삼국지' 격화…핵심은 후공정

디지털데일리 발행일 2024-05-24 06:00:00

고성현 기자

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[소부장반차장] 창간 19주년 소기획 - 이노베이트 인더스트리

미중 패권경쟁과 국지적 충돌로 인해 글로벌 정세가 시시각각 빠르게 변화하고 있다. 이에 따라 전통적 산업군 역시 그 경쟁양상이 하루가 다르게 바뀌고 있다. 미래 핵심 경쟁력으로 꼽히는 반도체를 시작으로 디스플레이, 이차전지 등 공급망 확보가 무엇보다 중요한 난제로 꼽힌다. 또한 AI를 시작으로 소부장 기업뿐만 아니라 제조사까지 신규 시장 선점에 열을 올리고 있다. 이에 <디지털데일리>는 19주년을 맞이해 산업군을 뒤바꾸는 주요 요소들을 살펴보고 그에 따른 변화 양상을 짚어보고자 한다. <편집자주>

팻 겔싱어 인텔 CEO가 인텔 제온6 프로세서가 그려진 웨이퍼를 소개하고 있다 [사진=인텔]

[디지털데일리 고성현 기자] 인텔의 첨단 파운드리 공정 로드맵 발표 이후 TSMC, 삼성전자 등 3사 간 시장 경쟁이 치열해지고 있다. TSMC가 탄탄한 생태계 및 공정 기술력을 바탕으로 1위를 유지할 것이 유력한 가운데, 이를 추격하는 삼성전자·인텔의 전략에 따라 판도가 뒤바뀔 전망이다. 특히 반도체 미세화 한계를 넘기 위한 첨단 패키징 분야의 경쟁이 심화될 것으로 예상된다.

업계에 따르면 삼성전자는 다음달 12~13일(현지시간) 미국 새너제이에서 '삼성 파운드리 포럼(SFF) 2024'와 'SAFE(Samsung Advanced Foundry Ecosystem) 포럼 2024'을 개최한다. 파운드리 주요 고객사가 이 자리에 참여하는 만큼, 올해 연말 양산이 예정된 3나노미터(㎚) 2세대 공정(SF3) 등 최신 기술 로드맵을 공개할 것으로 전망된다.

이날 행사의 최대 관심사는 1나노대 공정 양산 로드맵이다. 당초 삼성전자는 2나노 공정(SF2)을 2025년 모바일, 2026년 고성능 컴퓨팅(HPC), 2027년 자동차(Automotive) 공정으로 확대하겠다는 방침을 내놓은 바 있다. '꿈의 공정'으로 불리는 1.4나노 공정은 2027년부터 양산이 본격화하기로 했다.

지금은 상황이 다소 바뀌었다. 직접적인 경쟁자인 인텔이 올해 초 기존 계획을 앞당긴 1.8나노·1.4나노 공정 로드맵을 내놓으면서다. 인텔은 2027년까지 양산키로 했던 1.8나노를 올해 연말부터 양산에 돌입하겠다고 선언했고, 오는 2027년에는 1.4나노(14A)에 진입하겠다는 포부를 드러냈다. 그러자 TSMC도 2027년에 양산할 예정이었던 1.4나노 공정(N1.4)의 중간 단계인 1.6나노 공정을 (A16) 새롭게 만들고, 2026년 하반기부터 생산하겠다고 발표하며 경쟁에 불을 붙였다.

삼성 파운드리 포럼 2023에서 기조연설을 진행하는 최시영 파운드리사업부장 [ⓒ삼성전자]

이같은 변화가 삼성전자의 이번 SFF 2024에 시선이 쏠리는 배경이다. 인텔, TSMC 등 경쟁사들이 인공지능(AI) 등을 겨냥한 첨단 공정 전략을 내놓은 만큼, 삼성전자 역시 관련 경쟁력을 강조하고 나설 수 있다는 의미다.

1나노대 공정이 지금까지의 첨단 공정과 비교해 기술적 난도가 급격히 상승한다는 점에서도 의미가 있다. 반도체 게이트의 선폭 길이가 옹스트롬(100억분의 1m) 단위로 접어드는 단위인 터라, 단기간 내 상용화하기에 매우 어려운 기술인 탓이다. 최근에는 인공지능(AI) 시스템 확산으로 저전력·고성능 요구가 크게 치솟은 만큼, 이 공정을 선점하는 기업이 관련 칩 주도권을 가져갈 것으로 전망되고 있다.

1나노대 첨단 공정에 성공할 경우, 삼성전자 뿐 아니라 주위 파운드리 생태계 저변을 크게 확대하는 계기라는 의견도 있다. 물리적으로 1나노 선폭이 구현 불가능한 탓에 첨단 패키징을 비롯한 부가적 공정의 중요성이 커지고 있어서다.

실제로 반도체 칩 공정은 28나노 이하에서 게이트 3면을 감싸는 핀펫(FinFET) 트랜지스터 구조가 도입된 이래 실제 선폭 길이와 괴리가 커지고 있다. 파운드리 업계는 이같은 선폭 미세화 한계를 핀펫, 게이트올어라운드(GAA) 등 3·4차원 트랜지스터 구조와 이종접합·시스템인패키지(SiP) 등으로 극복하고 있는 상황이다.

TSMC는 이미 2.5D 패키징 기술인 '칩온웨이퍼온서브스트레이트(CoWoS)'를 양산하며 관련 경쟁력을 확보했다. GPU와 고대역폭메모리(HBM)를 접합한 엔비디아의 AI GPU카드 역시 CoWoS 패키징 제품에 해당한다. 아울러 반도체 신호 전달 방식을 전기에서 광자(Photon)으로 변환한 실리콘 포토닉스와 같은 차세대 패키징 기술 연구개발(R&D)을 강화하며 시장 주도권 선점에 나섰다.

인텔은 2나노대 이하 공정에서 GAA 구조인 리본펫(RibboonFET)을 상용화하는 한편 ▲2.5D 패키징 기술 'EMIB' ▲회로에 새기던 전력선을 분리, 웨이퍼 뒤에 배치하는 후면전력공급기술 '파워비아(PowerVia)' ▲3D 패키징 기술 '포베로스(Foveros)' 등을 확대할 계획이다.

삼성전자는 지난해 어드밴스드 패키징(AVP) 사업팀을 구성하고 첨단 패키징 기술 개발을 추진하고 있다. 이에 따라 2021년 선보인 2.5D 패키징 기술 '아이큐브(I-Cube)를 연내 상용화하는 한편, 칩 생산성을 높인 패널레벨패키지(PLP) 및 후면전력공급 기술 개발 등을 추진할 계획이다.