- 곽노정 한국반도체산업협회장 겸 SK하이닉스 사장 기조연설

[디지털데일리 김도현 기자] 지난 5일 서울 강남구 코엑스에서 ‘반도체대전(SEDEX) 2022’가 개막했습니다. 산업통상자원부가 주최하고 한국반도체산업협회(KSIA)가 주관하는 이 행사는 국내 최대 반도체 전시회로 꼽힙니다.

기록적인 성장세를 보이던 반도체 산업이 한풀 꺾였으나 경제 안보 핵심으로 떠오른 만큼 SEDEX 2022를 향한 열기는 출퇴근길 쌀쌀함을 잊게 할 정도로 뜨거웠습니다. 지난 3월부터 KSIA 협회장을 겸임 중인 SK하이닉스 곽노정 사장의 기조연설도 많은 관심을 받았는데요. 400여석 규모 코엑스 401호에서 진행됐는 데 자리가 없어 상당수 인원이 선 채로 들었답니다.

이날 곽 사장은 ‘메모리 기술의 한계를 넘어서’라는 주제로 발표했습니다. 1994년 현대전자(SK하이닉스 전신)로 입사해 약 30년 동안 ‘하이닉스맨’으로 살아온 내공을 그대로 보여줬습니다.

그에 따르면 2010년 스마트폰 시대 개화, 2020년 5세대(G) 이동통신 도입 및 클라우드 시장 성장 등으로 데이터 사용량이 빠르게 증가하고 있습니다. 이에 걸맞은 D램과 낸드플래시 성능 개선이 요구되는데요. 현재 방식으로는 물리적인 제약이 불가피하다는 분석이 나옵니다. 삼성전자와 SK하이닉스, 마이크론 등은 이를 극복하기 위해 새로운 혁신을 준비 중이죠.
◆D램을 위로 쌓는다고?=현시점에서 최신 D램은 10나노미터(nm)급 4세대(1a)인데요. 회로 간 선폭을 의미하는 것으로 삼성전자는 14.0nm, SK하이닉스와 마이크론은 14.Xnm로 알려집니다.

차세대 제품으로 5세대(1b), 6세대(1c)가 나올 예정인데 1b는 12nm대, 1c는 11nm대로 추정됩니다. 다음은 10nm대인 7세대(1d)일 텐데 1d부터 D램 업계가 난항을 겪을 것으로 예상됩니다.

곽 사장은 “1d D램 정도 되면 또 다른 벽이 생기게 된다. 핀과 핀 사이가 너무 가까워져 트랜지스터 동작이 어려워진다”며 “커패시터, D램 면적도 50% 이하로 감소하면서 큰 저항이 올 것”이라고 말했습니다.
여기서 잠깐 D램 구조를 알아볼게요. D램은 ▲셀 ▲주변 회로 ▲배선 등 3가지 영역으로 이뤄집니다. 이중 셀은 정보를 저장하는 역할인데 D램마다 수백억개가 들어갑니다. 참고로 1비트(b)가 셀 하나입니다. 기가(G)는 약 10억을 나타내므로 가령 16Gb D램에는 160억개 셀이 들어가는 것이죠.

셀은 하나의 트랜지스터와 하나의 커패시터로 구성되죠. 각각 데이터를 제어하고 저장하는 역할을 담당합니다. 트랜지스터는 다시 스위치인 워드라인과 전하(데이터)가 흘러 다니는 비트라인으로 이뤄집니다. 간단히 정리하면 한 쌍의 트랜지스터와 커패시터가 0 또는 1을 저장하고 빼내면서 동작하는 게 D램입니다.
초기 D램은 트랜지스터와 커패시터를 평면에 늘어놓은 형태였는데요. 1980년대 후반 용량이 4메가비트(Mb)를 넘어가면서 공간적 한계로 배치 변경이 불가피했답니다. 당시 회로와 저장소를 밑으로 파는 ‘트렌치’와 위로 올리는 ‘스택’ 진영으로 나뉘었는데요. 결과적으로 삼성전자가 채택한 스택이 승리했고 이후부터는 셀 크기를 축소하거나 간격을 줄이는 방식으로 D램이 발전해왔는데 곽 사장이 언급한 대로 선폭 10nm대에 진입하면서 이마저도 어려워진 것이죠.

이 과정에서 메모리 제조사는 D램 공정에 극자외선(EUV) 노광 기술을 도입하는 묘수를 둡니다. EUV는 기존 불화아르곤(ArF) 대비 13~14배 짧은 파장을 통해 미세 패턴을 새길 수 있는 방식입니다. 얇은 붓을 쓰면 세밀한 그림을 그릴 수 있고 야구방망이를 짧게 잡으면 정교한 타격이 가능해지는 것과 같은 원리죠. 삼성전자와 SK하이닉스는 1a D램부터 EUV를 본격 활용 중인데 1d D램부터는 다른 방법이 필요할 것으로 보입니다.

곽 사장은 “패터닝과 정전 용량 극복을 위해 각각 하이NA 도입, 새로운 하이-K가 필요하다”면서도 “이러한 스케일 다운만으로는 한계가 있다. 3차원(3D) D램이라 부르는 스태킹 기술이 대안으로 꼽힌다”고 설명했습니다. 하이NA는 기존 EUV를 개선한 버전, 하이-K는 커패시터를 만들 때 사용하는 물질인데요. 두 용어에 대해서는 다음에 따로 다뤄볼게요.
드디어 3D D램이 나옵니다. 단층에 트랜지스터와 커패시터를 욱여넣는 게 힘들어지니 복층 구조로 바꿔보겠다는 겁니다. 수직구조(V) 낸드의 등장과 비슷한 이유죠. 업계에서는 3D D램 구현을 위해 다양한 시도를 하고 있는데요.

셀을 눕힌 채 적층하는 기술, 셀을 눕히지 않고 트랜지스터와 커패시터 모양을 변형하는 방식, 트랜지스터의 게이트(전류 대문)와 채널(전류 통로)이 닿는 면을 늘리는 방안 등이 대상이죠. 3번째의 경우 시스템반도체에서 활용되는 핀펫(FinFET) 또는 게이트올어라운드(GAA)를 의미합니다. 각각 3면, 4면이 닿는 구조인데 접촉면이 많을수록 정밀한 제어를 할 수 있죠.

곽 사장은 “3D D램은 기존 문제를 해결하는 동시에 새로운 문제를 만들기도 한다. 전하 이동이 충분치 않고, 스루풋(단위 시간 내 데이터 처리능력)이 낮고, 생산 비용 급증 등이 난제”라며 “플랫폼이 달라진 만큼 다른 관리 포인트가 필요해지는 것이다. 빨리 시작해서 이슈를 해소하고 개발하는 게 중요하다”고 강조했습니다. 3D D램이 상용화되기 위해서는 신소재 발굴, 물리적 장애물 극복 등이 우선 과제로 꼽힙니다.
◆낸드 한 방에 5명이 잔다고?=최근 2~3년 동안 SK하이닉스가 밀고 있는 낸드에 대한 고민도 드러났습니다. 앞서 이야기 한 대로 낸드는 적층을 통해 업그레이드되고 있는데요. 적층은 잠시 후에 다뤄보고 또 다른 개선사항인 저장방식에 대해 먼저 알아볼게요.

일단 낸드 구조를 파악해야 할 것 같은데요. 낸드 역시 셀을 기반으로 구성되는데 D램과 달리 커패시터가 없습니다. 대신 D램 트랜지스터 게이트가 1개라면 낸드 트랜지스터 게이트 2개입니다. 상판 게이트(컨트롤 게이트)와 하판 게이트(플로팅 게이트)로 나뉘는데요. 각각 전압을 걸고, 전하(데이터)를 저장하는 역할을 합니다. 여기서 중요한 게 후자인데 전기가 통하지 않는 절연체 막을 둘러싸여 있어 전하를 붙잡아 둘 수 있는 거죠. 이 때문에 전원이 꺼지더라도 정보가 저장되는 낸드 특성이 발휘될 수 있답니다.

낸드에서는 셀을 방으로 생각하면 쉽습니다. 방을 1명이 쓰냐, 2명이 쓰냐, 3명이 쓰냐에 따라 SLC(Single level cell), MLC(Multi), TLC(Triple) 등으로 구분되죠. 하나의 셀은 1b고 0과 1을 사용할 수 있는데 이게 SLC죠. MLC에서는 셀이 2개(2b)니까 00, 01, 10, 11 등을 다룰 수 있고요. TLC는 000, 001, 010, 011, 100, 101, 110, 111 등 8개가 가능하죠. 2의 배수로 가는 규칙입니다.
다만 TLC가 SLC보다 무조건 좋다고 할 순 없어요. 룸메이트가 있으면 월세 부담을 줄일 수 있어도 불필요한 다툼과 스트레스가 발생할 수도 있겠죠. 이를 전하로 대입하면 가성비는 좋아져도 성능과 수명이 떨어지는 거죠. 현시점에서는 QLC(Quadruple)가 최대인데 메모리 회사들은 둘 다 잡기 위해서 다각도로 연구개발(R&D) 중이랍니다.

이날 곽 사장은 QLC를 넘어 PLC(Penta)를 언급했는데요. 그는 “낸드 적층의 목적은 단위 면적당 비트 수를 늘리는 것”이라며 ““TLC가 양산 중이고 QLC는 샘플이 나오는 단계다. 다음으로 PLC로 가는 기술이 필요하다”고 전했습니다.

일각에서는 QLC 또는 PLC로 가면 낸드 수명이 대폭 줄어들 것으로 우려하는데요. 구성원이 많아지면 갈등이 잦을 가능성이 크기 때문이죠. 이에 곽 사장은 ▲고속 트랜지스터를 통한 낸드 고속화 ▲전도성을 낮추기 위한 웨이퍼 본딩 기술 적용 등을 대안으로 꼽았습니다.
다시 적층으로 돌아오겠습니다. 과거 낸드도 2차원(2D)으로 단층 구조였어요. 메모리 대용량화로 셀 간격이 좁아지면서 이를 쌓기로 한 것이죠.

낸드가 2D에서 3D로 전환하면서 전하를 부도체에 저장하는 CTF(Charged Trap Flash) 방식이 적용됐어요. 2D 낸드는 전하를 도체에 저장했었는데 CTF를 통해 셀 간 간섭 문제를 해결한 것이죠. 단위 셀 면적도 줄이고 읽기, 쓰기 성능도 높일 수 있다고 하네요.

SK하이닉스는 한발 더 나아가 CTF에 PUC(Peripheral Under Cell)라는 기술을 결합합니다. 이를 4D 낸드라 부르는데요, PUC는 셀 영역 하부에 셀 작동을 관장하는 주변부 회로를 배치하는 방식입니다. 2D 및 3D 낸드는 셀 영역 옆에 주변부 회로를 배치했다면, 4D는 하단부로 옮겨 효율을 극대화한 것이죠. 공간 활용도와 생산성이 동시에 올라간 덕분입니다.
현재 낸드 업계는 200단대 진입에 성공했는데요. 차세대 낸드로 SK하이닉스 238단, 삼성전자 236단, 마이크론 232단을 낙점한 것으로 전해집니다. 문제는 어디까지 쌓을 수 있을지인데요. 보통 낸드를 고층 빌딩에 많이 비유하는데 차이점은 단수가 많아졌다고 낸드 무조건 높아지는 건 아니라는 점이에요. 각층을 최대한 얇게 만들어서 전체 높이를 최소화하는 것이죠. 모든 전자부품이 그렇듯 작을수록 효용성이 높아지니까요.

곽 사장은 “2D에서 3D로 변경하면 당시 낸드 이슈를 극복했으나 400단, 500단 등으로 계속 높아질 수 있는지가 관건”이라며 “낸드는 가급적 단수는 쌓되 물리적 높이는 낮추도록 노력해야 한다. 문제는 층 두께가 얇아지면 물리적 한계에 도달하는 점”이라고 분석했습니다.

아울러 100단대 후반 들어 낸드 1위인 삼성전자마저 두 번에 나눠 쌓는 더블스택 방식을 도입 중인데요. 더 높아질수록 3, 4번으로 세분화될 수 있겠죠. 곽 사장은 이에 따라 시간과 비용 증가도 해결 과제라고 지적했어요. 낸드 제조 과정 시 새기는 패턴을 최소화해서 사용 면적을 줄이는 대안도 소개했죠.
◆계산기 두드리는 메모리=D램과 낸드 자체 발전도 중요하나 요즘에는 메모리에 저장은 물론 연산까지 요구하는 추세입니다. 그동안 반도체 업계는 ‘폰 노이만’ 구조에 맞춰져 왔습니다. 중앙처리장치(CPU)가 메모리에서 명령어를 불러와 실행한 후 결과를 메모리에 저장하는 방식인데요. 빅데이터 시대에 접어들면서 CPU 과부하가 발생했죠. ‘메모리에서 기본 연산을 진행하면 어떨까’라는 개념이 등장한 이유입니다.

PIM(Processing In Memory)가 대표적입니다. 곽 사장은 “CPU 또는 그래픽처리장치(GPU)에서 메모리로 데이터가 왔다갔다 하면 상대적으로 느려진다. 간단한 연산은 메모리에서 하고 꼭 필요한 것만 CPU 쪽으로 넘기면 병목현상을 줄일 수 있다”고 말했습니다.
최근 중요성이 높아진 반도체 패키징에 대해서도 간략하게 다뤘는데요. 삼성전자와 SK하이닉스가 수차례 강조한 TSV(Through Silicon Via)를 통해 입출력(I/O) 단자 개수를 큰 폭으로 늘렸다고 했습니다. TSV는 무수한 구멍을 미세하게 뚫어 상층과 하층의 구멍을 수직 관통하는 전극으로 연결하는 기술입니다. 어드밴스드 패키지, 칩렛(반도체 조각) 등도 언급됐는데 관련 내용에 대해서는 향후 자세히 작성해보겠습니다.

30분이라는 짧다면 짧고 길다면 긴 시간 동안 우리나라 반도체 대장이자 SK하이닉스 사장의 강연을 들어볼 수 있었는데요. 엔지니어 출신답게 차세대 기술에 대한 많은 고민이 느껴졌습니다. 그만큼 메모리 선두권을 유지하기 위한 노력을 이어가고 있다는 뜻이기도 하겠죠. 다가올 기술적 한계를 국내 기업이 어떤 식으로 뛰어넘을지 기대가 됩니다.

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