삼성전자 `12나노 D램`·SK하이닉스 `238단 낸드` 공개한 까닭은? [IT클로즈업]

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삼성전자 '12나노 D램'·SK하이닉스 '238단 낸드' 공개한 까닭은? [IT클로즈업]

디지털데일리 발행일 2022-05-01 16:00:05

김도현

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- 이례적으로 구체적 숫자 공개

[디지털데일리 김도현 기자] 삼성전자와 SK하이닉스가 메모리 기술력을 과시했다. 제조공정 난도 상승으로 업체 간 격차가 줄고 상향 평준화된 상황에서 여전히 경쟁력이 있음을 보여주겠다는 의지다.

1일 업계에 따르면 미국 마이크론, 일본 키옥시아 등과 국내 메모리 제조사의 기술 차이는 6개월 내외로 줄었다. 2010년대 중후반 2년 이상 격차가 났던 점을 고려하면 추격을 허용한 것이다.

위기감은 2020년 말부터 시작됐다. 그해 11월 마이크론은 176단 낸드플래시 생산 소식을 전했다. 이듬해 1월에는 10나노미터(nm)급 4세대(1a) D램 출하를 시작했다고 밝혔다.

메모리 분야에서 세계 최초 타이틀을 독차지했던 삼성전자의 자존심을 상하게 한 일이었다. 이에 삼성전자는 지난해 4월 개최한 ‘2021년 1분기 실적 컨퍼런스콜’에서 작심 발언했다. 당시 메모리사업부 한진만 부사장은 “10nm급 3세대(1z) D램 선폭은 15nm”라면서 “양산 예정인 1a D램은 14nm”라고 설명했다.

업계에서는 삼성전자가 구체적인 수치를 공개한 데 놀라는 눈치였다. 메모리 업체들은 2016년 D램 공정이 10nm대에 진입하면서 정확한 숫자를 표기하지 않기로 했다. 기술적 한계에 도달하면서 1nm의 선폭을 줄이는 시간이 길어졌고 이를 마케팅 포인트로 내세우기는 애매해졌기 때문이다.

그동안 10nm급 1세대(1x)는 10nm대 후반, 10nm급 2세대(1y)는 10nm대 중후반, 1z 중반 D램으로 추정할 정도였다. 삼성전자가 1z부터 나노 수를 드러낸 건 경쟁사와 격차가 여전하다는 걸 증명하기 위한 움직임이라는 평가가 나온다. 1a로 한정하면 삼성전자는 14.0nm, 다른 업체는 14.Xnm D램이다.

올해 1분기 실적발표에서도 삼성전자는 직접적인 표현을 서슴지 않았다. 앞서 삼성전자가 10nm급 5세대(1b) D램 개발에 어려움을 겪어 6세대(1c)로 직행할 것이라는 언론보도가 나왔다. 이에 한 부사장은 “12nm 기반 1b D램을 건너뛴다는 소문은 사실이 아니다. 정상 개발 진행 중이며 기존 양산 일정에 차질이 없다”고 반박했다. 자연스럽게 1b 선폭을 오픈한 데 이어 극자외선(EUV) 노광 기술을 업계 최초로 D램에 활용한 것을 재차 강조하기도 했다.

또 한 부사장은 “EUV와 같은 새로운 기술을 도입해 개척하다 보면 일부 계획 변경도 존재하는 것이 사실”이라면서 “선도기업으로서 챌린지도 겪고 저희 로드맵으로 적용하고 확장하는 과정도 필요하다고 생각한다”고 토로했다. 신공정 개발이 어려워진 건 맞지만 삼성전자의 기술 및 원가경쟁력이 떨어진 건 아니라는 의미다.

메모리 2위 SK하이닉스도 신제품에 대한 힌트를 은근슬쩍 제공했다. SK하이닉스는 지난달 27일 열린 ‘2022년 1분기 실적 컨퍼런스콜’에서 “차세대 제품인 1b D램과 238단 낸드 개발은 순조롭게 진행 중”이라고 이야기했다.

현재 최신 낸드는 176단이다. 다음 세대 단수를 공식 석상에서 언급한 건 SK하이닉스가 처음이다. 인텔 낸드 사업부(솔리다임) 인수 이후 시장 5~6위에서 2~3위로 떠오른 것에 대한 자신감을 간접적으로 드러낸 장면이다. 최근 솔리다임 컨트롤러를 활용한 첫 제품 고성능 엔터프라이즈 솔리드스테이트드라이브(SSD) ‘P5530’을 출시하기도 했다.

선제적으로 도입한 4차원(4D) 낸드 기술에 대한 소개도 있었다. 이날 행사에서 ‘낸드 최신 테크 램프업이 경장사 대비 좋은 이유’를 묻자 SK하이닉스는 “낸드 후발주자였던 만큼 어려움을 겪었으나 추격을 위해 과도하다 생각했던 테크를 미리 도입한 측면이 있다. 경쟁사가 새 기술을 도입하는 동안 우리는 안정적인 테크 플랫폼을 구축한 상황”이라고 설명했다.

4D 낸드는 CTF(Charged Trap Flash)와 PUC(Peripheral Under Cell) 기술을 결합한 제품이다. CTF는 전하를 부도체에 저장한다. 전하를 도체에 저장하는 플로팅 게이트보다 단위당 셀 면적을 줄이면서 읽기 및 쓰기 성능을 높일 수 있다. PUC는 셀 영역 하부에 셀 작동을 관장하는 주변부 회로를 배치하는 방식이다. 2D 및 3D 낸드는 셀 영역 옆에 주변부 회로를 배치했다면 4D는 하단부로 옮겨 효율을 극대화했다.

반도체 업계 관계자는 “대내외적으로 국내 반도체 경쟁력 저하 관련 소문이 나오자 (이번 컨콜을 통해) 양사가 정면 반박한 것으로 보인다”며 “앞으로도 공개 가능한 범위에서 기술 우위를 유지하고 있다는 메시지를 전할 가능성이 크다”고 분석했다.