무르익는 7나노 SoC…삼성전자 GPU·AI 시스템반도체 겨냥

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무르익는 7나노 SoC…삼성전자 GPU·AI 시스템반도체 겨냥

디지털데일리 발행일 2017-03-17 09:53:36

이수환

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삼성전자가 내년 시작할 7나노 시스템반도체 양산과 동시에 다양성 확보에 나선다. 그래픽처리장치(GPU)는 물론 인공지능(AI), 첨단운전자보조시스템(ADAS)을 겨냥함과 동시에 5나노 이하에서 트랜지스터 구조를 변경해 한계돌파에 나설 전망이다.

17일 관련 업계에 따르면 삼성전자는 2018년부터 7나노 시스템반도체 양산을 시작하고 ‘게이트 올 어라운드 펫(GAA FET)’ 트랜지스터 구조를 도입할 것으로 전해졌다.

강호규 삼성전자 반도체연구소 공정개발실장(부사장)은 중국 상하이에 진행된 ‘2017 차이나 세미컨덕터 테크놀로지 인터내셔널 컨퍼런스(CSTIC)’에 참석해 “10나노부터는 새로운 공정 기술에 대한 도전과 어려움을 겪을 수밖에 없다”며 “7나노 이하에서 충분히 수율을 얻기 위해 GAA펫과 같은 기술을 도입할 것”이라고 설명했다.

현재 널리 쓰이고 있는 핀펫(FinFET) 구조는 트랜지스터 구조를 평면(2D)에서 3차원(3D)으로 바꿔 성능을 높인 것이다. 트랜지스터는 게이트에 전압을 넣으면 ‘소스(Source)→드레인(Drain)’의 채널에 전류가 흐르는데 게이트와 채널이 닿는 면적이 넓어질수록 성능이 좋아진다. 이전에는 전류가 이동할 때 게이트의 한쪽 면(바닥)에만 접점이 이뤄졌다면, 핀펫의 경우 아래쪽은 물론이고 좌·우까지 닿을 수 있도록 했다. 1면에서 3면이 됐다고 보면 된다.

하지만 이런 핀펫으로도 미세공정 한계로 인해 새로운 구조로의 대응이 필요하게 됐다. 현재 전망으로는 극자외선(EUV) 노광 장비와 고유전체(하이K) 재료 적용, 그리고 핀펫으로 5나노까지는 어떻게든 도달할 수 있다. 문제는 경제성이다. 가령 EUV만 하더라도 실험실 차원에서의 생산은 가능하지만 양산 기술 확보를 위한 포토레지스트(PR)와 마스크 보호용 펠리클(pellicle) 개발이 필수적이다. 하루에 처리할 수 있는 웨이퍼의 수를 늘리기 위한 출력 확보도 필수적이다.

삼성전자는 EUV를 도입하는 7나노 이후의 미세공정 한계를 고려해 트랜지스터 구조 변경에 도전하고 있는 셈이다. 김기남 삼성전자 반도체총괄 사장도 2015년 국제고체회로학술회의(ISSCC)에 참석한 자리에서 “14나노, 10나노, 7나노까지 핀펫 트랜지스터가 계속 쓰일 것”이라며 “그러나 7나노 미만부터는 터널펫(Tunnel FET) 혹은 GAA 등 트랜지스터 구조를 바꿔야 할 것”이라고 언급한 바 있다.

GAA펫은 핀펫이 3면을 쓰는 각형 구조에서 모든 면이 게이트가 될 수 있도록 원형 구조로의 변화가 핵심이다. 이를 위해서는 나노와이어와 같은 새로운 재료의 접목이 필요할 것으로 예상된다. Ⅲ-V족 화합물 인듐갈륨비소(InGaAs), 칼코게나이드계 화합물 게르마늄 안티몬 텔룰라이드(Ge2Sb2Te5, GST)를 활용한 GAA펫도 개발이 이뤄진 상태다.

삼성전자는 GAA펫을 통해 4차 산업혁명 시대에 필요한 고부가가치 반도체에 집중한다는 계획이다. GPU, AI, ADAS 등에 적용할 수 있도록 오는 2020년까지 기술을 확보한다는 방침이다.

<이수환 기자>shulee@ddaily.co.kr