인텔·삼성·TSMC, 14/16나노 칩 면적 비교해보니?

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인텔·삼성·TSMC, 14/16나노 칩 면적 비교해보니?

디지털데일리 발행일 2015-02-27 07:05:28

한주엽

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[디지털데일리 한주엽기자] 10나노대 시스템반도체 시대가 활짝 열린 가운데 인텔이 공개한 슬라이드 한 장이 관련 업계 관계자들의 관심을 얻고 있다.

이 슬라이드는 인텔의 14나노 칩과 삼성전자, TSMC의 14, 16나노 칩 면적을 추정, 비교할 수 있는 정보를 담고 있다. 인텔은 국제고체회로학회(International Solid-State Circuits Conference, ISSCC)와 국제전자소자회의(International Electron Device Meeting, IEDM)에서 공개된 삼성전자와 TSMC의 14, 16나노 칩 관련 논문을 토대로 이 같은 슬라이드를 작성했다.

이 슬라이드에 따르면 같은 14나노 칩이라 하더라도 동일 개수의 트랜지스터를 집적할 경우 칩 면적은 인텔 제품이 가장 좁다. 삼성전자와 TSMC가 그 뒤를 따른다. 일반적으로, 칩 면적이 좁을 수록 원가 측면에서 유리하다. 제품 측면에선 전력소모량이 적고 성능도 좋다.

소위 말하는 14나노, 20나노라는 숫자는 전자가 흐르는 트랜지스터 게이트(Gate)의 폭(넓이)을 의미한다. 이 폭이 좁을수록 칩 면적은 작아진다. 인텔과 삼성은 14나노, TSMC는 이 폭이 16나노다. 그러나 칩 면적에 영향을 미치는 것이 게이트 폭만 있는 것은 아니다.

핀펫 트랜지스터 구조에서 핀 피치(Fin Pitch)는 3D 게이트 핀과 핀 사이의 거리다. 인텔 14나노 칩은 이 거리가 42나노로 가장 가깝고, 삼성전자와 TSMC는 모두 48나노다. 트랜지스터 게이트 피치는 게이트와 게이트 사이의 거리를 뜻한다. 이 거리 역시 인텔이 70나노로 가장 좁고, 삼성전자가 84나노, TSMC가 90나노로 그 뒤를 따랐다. 인터커넥트 피치는 배선을 위해 게이트 위로 증착되는 메달과 메탈 사이의 거리다. 인텔은 52나노, 삼성전자와 TSMC는 모두 64나노였다. 캐시 메모리용 S램 셀의 면적도 전체 칩 면적을 가늠할 때 중요한 잣대가 된다. 이 역시 인텔이 .0588마이크로제곱미터(μ㎡)로 면적이 가장 좁고 삼성전자(.0645μ㎡)와 TSMC(.0700μ㎡)가 그 뒤를 따랐다.

인텔은 경쟁사의 14/16나노 칩이 20나노 칩과 비교해 면적 감소가 거의 없을 것이라고 주장하고 있다.

이 같은 자료를 근거로 인텔 측은 “인텔의 14나노 기술은 경쟁사(삼성전자, TSMC)의 14, 16나노 기술보다 트랜지스터 집적 밀도가 높다”고 강조하고 있다. 인텔은 14나노 브로드웰 칩을 이미 출하하고 있다. 삼성전자는 14나노 엑시노스7 옥타를 양산 중이다. TSMC는 최근 프로그래머블반도체(FPGA) 업체인 자일링스의 신제품인 울트라스케일+를 16나노 핀펫 공정으로 양산한다고 밝혔다.

<한주엽 기자>powerusr@ddaily.co.kr