김기남 삼성전자 사장 “시스템반도체, 5나노 이하도 개발 가능”

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김기남 삼성전자 사장 “시스템반도체, 5나노 이하도 개발 가능”

디지털데일리 발행일 2015-02-25 15:07:21

한주엽

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[디지털데일리 한주엽기자] 김기남 삼성전자 반도체 총괄 사장은 “시스템반도체의 회로 선폭은 5나노는 물론 그 이하까지도 축소할 수 있다”고 말했다.

외신과 삼성전자에 따르면 김 사장은 22일(현지시각)부터 26일까지 미국 샌프란시스코에서 개최되고 있는 국제고체회로학회(International Solid-State Circuits Conference, ISSCC) 2015의 기조연설자로 나서 이 같이 강조했다.

연설 주제는 ‘데이터 중심 시대의 실리콘 반도체 기술과 솔루션(Silicon Technologies and Solutions for The Data-driven World)’. 김 사장은 “사물이 서로 연결되는 사물인터넷(IoT) 시대가 열리면 데이터 트래픽과 신호 처리량이 증가한다”며 “반도체 기술 역시 큰 진전이 있어야 한다”고 말했다. 그는 “시스템반도체의 게이트 폭을 5나노로 축소하는 것에는 근본적으로 큰 어려움이 없으며 그 이하도 가능하다”고 자신감을 내비쳤다.

김 사장은 이날 게이트 폭이 3.8나노에 불과한 핀펫(FinFET) 트랜지스터가 실제 작동하는 것을 확인했다는 자사의 연구개발(R&D) 성과물도 공개했다. 이 기술은 극자외선(EUV) 노광 장비로 4번(쿼드)의 패터닝 공정을 수행해 만들어졌다. 그는 “현재의 감광액(포토레지스트)으로는 8나노가 한계이며, 새로운 EUV용 감광액 재료를 개발 중”이라고 설명했다. 아울러 “14나노, 10나노, 7나노까지 핀펫 트랜지스터가 계속 쓰일 것”이라며 “그러나 7나노 미만부터는 터널펫(Tunnel FET) 혹은 GAA(gate all around) 등 트랜지스터 구조를 바꿔야 할 것”이라고 전망했다.

메모리 반도체도 진화를 계속한다. 김 사장은 D램은 10나노대까지 선폭이 축소되고 3D V낸드플래시의 경우 올해 40층 이상, 미래에는 100층 이상을 적층할 수 있을 것이라고 설명했다. 그는 “적층수를 늘리면 미래에는 낸드 칩 하나의 용량이 1테라비트(Tb) 수준까지 늘어날 것”이라고 말했다.

이미지센서는 각 화소간 거리가 1.1마이크로미터(um)인 신형 아이소셀 제품 개발에 성공했다고 그는 밝혔다. 아이소셀은 화소와 화소 사이에 절연부를 형성, 인접한 화소를 서로 격리시키는 F-DTI(Front-Side Deep-Trench Isolation) 및 3차원 수직전송게이트(VTG, Vertial Transfer Gate) 구조로 이뤄진 이미지센서다. 각 화소가 격리돼 있으므로 빛이 적(R)록(G)청(B) 컬러필터를 거쳐 포토다이오드(PD)로 이동할 때 크로스토크(Crosstalk)를 크게 감소시킨다. 녹색 화소로 들어갈 빛이 적색 혹은 청색 화소로 일부 새어 나가는 일이 줄어든다는 의미다.

김 사장은 “BSI 이후 세대부턴 삼성전자의 이미지센서 기술력이 소니를 앞섰다”고 강조했다.

<한주엽 기자>powerusr@ddaily.co.k