[ISSCC2014] 엇갈린 차세대 낸드 공정… 삼성 ‘적층’ 마이크론·SK하이닉스 ‘16

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[ISSCC2014] 엇갈린 차세대 낸드 공정… 삼성 ‘적층’ 마이크론·SK하이닉스 ‘16

디지털데일리 발행일 2013-11-13 08:54:25

한주엽 기자

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[디지털데일리 한주엽기자] 주요 반도체 업체들의 차세대 낸드플래시 생산 공정 기술이 엇갈리고 있다. 삼성전자는 적층 방식으로 가닥을 잡은 반면, 마이크론과 SK하이닉스는 평면형에서 16나노 공정을 도입키로 했다.

이 같은 동향은 내년 2월 9일부터 13일까지 5일간 미국 샌프란시스코에서 개최되는 국제고체회로학회(ISSCC) 2014의 채택 논문 결과에서도 잘 나타난다.

삼성전자는 ISSCC 2014에서 낸드플래시 메모리 셀을 수직(Vertical)으로 적층한 V낸드플래시의 연구개발(R&D) 성과(논문번호 19.5, Three Dimensional 128Gb MLC Vertical NAND Flash Memory with 24 WL stacked layers and 50MB/s High Speed Programming)를 발표한다. 삼성전자는 이미 메모리 셀을 24단으로 적층, 128Gb의 용량을 구현한 V낸드를 양산할 것이라고 공식 밝힌 바 있다.

반면 마이크론(논문번호 19.1, A 128Gb MLC NAND Flash Device using 16nm Planar Cell)과 SK하이닉스(논문번호 19.2, 16nm 64Gb MLC NAND)는 평면형 구조에서 선폭을 16나노로 줄인 R&D 성과물을 발표할 예정이다. 마이크론은 16나노 평면형 낸드플래시 제조 공정을 통해 칩당 128Gb를, SK하이닉스는 64Gb 용량을 구현했다. 양사는 이미 해당 칩의 샘플도 출하한 상태다.

평면 구조를 가진 반도체 제조의 핵심은 실리콘 웨이퍼에 회로 패턴을 형성하는 노광(포토 리소그래피) 공정이다. 주요 반도체 업체들이 양산 라인에 들여놓은 이머전 불화아르곤(ArF) 노광 장비의 물리적 회로 선폭 한계치는 38나노다. 업계는 이머전 ArF 노광 장비로 회로 패턴을 두 번으로 나눠 겹쳐서 형성하는 더블패터닝 방식을 활용해 20~30나노급 메모리 반도체를 양산하고 있다. 현재 양산되는 19~21나노 낸드플래시는 바로 이러한 더블패터닝을 공정을 활용하는 것이다.

그러나 19나노 이하로 선폭이 축소되려면 더블패터닝에서 한 번의 노광 공정을 더 거치는 쿼드패터닝 공정을 도입해야 한다. SK하이닉스와 마이크론은 16나노 낸드플래시를 양산하기 위해 쿼드패터닝 공정을 도입했다. 쿼드패터닝을 도입하면 공정수가 늘어나 생산성이 저하되고 재료비가 증가한다.

업계 전문가들은 쿼드패터닝을 도입할 경우 공정수가 10% 가량 증가하고 원가절감율에서도 약 10%의 불이익을 보는 것으로 분석하고 있다. 특히 수백억원대의 이머전 ArF 노광기를 비롯, 식각(에칭), 증착, 세정 장비를 추가적으로 들여놔야 하기 때문에 선폭 축소를 위한 보완 투자비도 상당히 커진다.

삼성전자가 10나노대 평면형 공정 대신 적층 방식을 도입한 이유는 바로 이 같은 원가 상승 해소하기 위함이다. 마이크론과 SK하이닉스도 16나노 평면형 낸드플래시 이후로는 적층 구조를 도입할 것이라고 밝히고 있다.

낸드플래시의 구조적 한계도 적층 방식 도입을 부추기고 있다. 회로 패턴 미세화에 따라 낸드플래시의 게이트 전하 저장 공간이 좁아지고 간섭 현상은 보다 심해지고 있기 때문이다. 전문가들은 평면형 낸드플래시는 16나노 공정이 마지막이 될 것이라는 견해를 밝히고 있다.

<한주엽 기자>powerusr@ddaily.co.kr