인텔-마이크론도 3D 낸드플래시 양산 계획… 10나노 시대를 넘어

실시간
뉴스

반도체

인텔-마이크론도 3D 낸드플래시 양산 계획… 10나노 시대를 넘어

디지털데일리 발행일 2013-05-27 10:41:46

한주엽 기자

URL복사

[디지털데일리 한주엽기자] 인텔과 마이크론의 합작사 IM플래시테크놀로지스(IMFT)가 공정 미세화 한계를 넘기 위해 적층 방식의 3D 낸드플래시를 양산할 계획이다. 마이크론 등이 3D 낸드플래시 전환 계획을 밝힌 것은 이번이 처음이다.

27일 EE타임스에 따르면 인텔 테크놀러지&매니팩처링그룹(TMG) 부사장이자 IMFT 최고경영자(CEO)인 케이반 에스파자니는 지난 23일(현지시각) 벨기에 브뤼셀에서 열린 IMEC 기술포럼을 통해 이 같은 계획을 언급했다. 그는 15나노 2D 낸드플래시를 양산할 즈음 50나노 공정으로 생산된 낸드 칩을 여러 개 적층한 3D 제품이 양산될 수 있음을 시사했다.

현재 IMFT와 마이크론은 20나노 공정의 낸드플래시를 양산하고 있다. 15나노는 다음 세대 공정으로 올 연말 혹은 내년 상반기 양산이 이뤄질 것임을 감안할 때 이 회사의 3D 낸드플래시의 등장 시기도 이와 비슷할 것이라는 분석이다.

적층 방식의 3D 낸드플래시는 ‘용량당비용’을 낮출 수 있는 기술이다. 차세대 극자외선(EUV) 노광 장비의 성능 개선 지연으로 미세공정 전환이 점차 어려워지고 있는 가운데 이 같은 적층 방식은 낸드플래시의 생산 원가를 절감할 수 있는 새로운 해결책으로 주목받고 있다.

이미 삼성전자와 SK하이닉스, 도시바 등은 이 같은 3D 적층 낸드플래시의 계획을 밝힌 바 있다. 이들은 16나노 전후 공정의 다음 세대 주력 제품으로 3D 낸드플래시를 내세울 것으로 관측되고 있다. 도시바의 경우 그간 학회 등을 통해 자사의 BiCS(Bit Cost Scalable) 기술을 적용한 50나노 공정칩 16개를 적층한 3D 낸드플래시에 관해 수 차례 강연한 바 있다. 에스파자니 CEO는 “낸드 칩 32개 혹은 64개 이상을 적층해야만 원가 측면에서 효과를 볼 수 있다”라고 말했다.

그는 인텔과 마이크론이 공동 개발한 독자 기술인 평면플로팅게이트와 더불어 3D 적층 방식 낸드플래시가 10나노 이하 세대에서도 집적도를 높이고 원가를 낮출 수 있는 열쇠가 될 것이라고 강조했다.

<한주엽 기자>powerusr@ddaily.co.kr