KAIST, 5단 적층 반도체 트랜지스터 개발

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KAIST, 5단 적층 반도체 트랜지스터 개발

디지털데일리 발행일 2015-11-23 16:09:57

이수환

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한국과학기술원(www.kaist.ac.kr 총장 강성모) 전기 및 전자공학부 이병현 연구원(지도교수 최양규)과 나노종합기술원(원장 이재영) 강민호 박사가 실리콘 기반의 5단 수직 적층 반도체 트랜지스터, 반도체 트랜지스터를 이용한 비휘발성 메모리 개발에 성공했다고 23일 밝혔다.

이번 연구는 나노 분야 학술지 ‘나노 레터스(Nano letters)’ 11월 6일자 온라인판에 게재됐다. 반도체 트랜지스터 분야는 모든 전자기기의 핵심 구성요소로 국내 산업과 경제 발전에 큰 영향을 끼쳤다. 세계적 추세에 따라 치열한 소형화를 통해 생산성과 성능의 향상을 거듭했으나 최근 10나노미터 시대에 접어들며 제작 공정의 한계 및 누설전류로 인한 전력소모 문제가 커지고 있다.

학계 및 산업계는 문제 해결을 위해 전면-게이트 실리콘 나노선 구조를 개발했다. 이는 누설전류 제어에 가장 효과적인 구조로 저전력 트랜지스터 개발에 이용됐다. 그러나 이 역시 소형화에 따른 나노선 면적 감소로 성능 저하의 한계가 있었다.

연구팀은 전면-게이트 실리콘 나노선을 수직으로 5단으로 쌓아 문제를 해결했다. 이 5단 적층 실리콘 나노선 채널을 보유한 반도체 트랜지스터는 단일 나노선 기반의 트랜지스터보다 5배의 향상된 성능을 보인다.

또한 수직 적층 나노선 구조는 말 그대로 위로 쌓기 때문에 단일 구조와 달리 면적이 증가되지 않아 집적도 향상에도 기여할 수 있다. 나노선 수직 적층은 개발된 ‘일괄 플라즈마 건식 식각 공정’ 방식을 통해 이뤄졌다. 이 공정은 고분자 중합체를 이용해 패턴이 형성될 영역에 미리 보호막을 친 뒤 등방성 건식 식각을 통해 나노선 구조를 형성하는 기술이다. 수직 적층 나노선 구조는 이 기술의 연속 작용을 통해 확보한 결과물이다.

이 기술은 지속적 소형화로 인해 기술적 한계에 부딪힌 반도체 트랜지스터 분야에 새로운 돌파구를 제시할 것으로 기대된다. 관련 연구가 이전부터 진행됐지만 더 간단한 공정기술을 이용해 가장 많은 나노선 채널의 적층에 성공했기 때문에 비용절감 및 제작 시간 단축, 반도체 트랜지스터의 성능 향상으로 인한 상용화 등에 크게 기여할 것으로 보인다.

연구팀은 건식 식각 공정 기술이 기존 방법보다 간단하고 안정적으로 수직 적층 실리콘나노선 구조 제작을 가능하게 함으로써 고성능 트랜지스터 개발에 응용 가능할 것이라고 밝혔다.

이병현 연구원과 강민호 박사는 “이번 기술 개발은 미래창조 국가 나노기술 인프라 기관 나노종합기술원의 훌륭한 반도체 연구 기반과 김진수 부장 포함 관련 연구진들의 우수한 공정 능력이 뒷받침돼 가능했다”고 소감을 말했다.

이번 연구는 글로벌프론티어사업 스마트IT융합시스템 연구단의 지원을 받아 수행됐다. 연구를 주도한 이병현 연구원은 KAIST 최양규 교수 지도하에 박사과정을 수행 중이며 삼성전자 메모리 사업부의 책임 연구원으로 재직 중이다.

<이수환 기자>shulee@insightsemicon.com