10나노대 차세대 D램·낸드·로직 공정…삼성전자가 도입할 차세대 기술은?

실시간
뉴스

반도체

10나노대 차세대 D램·낸드·로직 공정…삼성전자가 도입할 차세대 기술은?

디지털데일리 발행일 2013-04-03 08:31:12

한주엽 기자

URL복사

[디지털데일리 한주엽기자] 삼성전자는 2일 오전 서울 양재동 엘타워에서 한국반도체산업협회 주최로 열린 ‘제 2회 반도체 공정포럼 조찬세미나’를 통해 10나노대 이하 반도체 공정에 적용할 신기술을 공개했다.

이날 발표자로 나선 김형준 삼성전자 반도체연구소 기획지원팀 부장은 “모바일 기기 사용량이 폭발적으로 증가하고 있는 가운데 앞으로는 전력을 적게 잡아먹는 저전력 반도체 기술이 각광받을 것”이라며 “미세공정 전환이 반도체의 전력 소모량을 낮추는 키 포인트”라고 말했다.

삼성전자는 이날 메모리와 로직 공정의 미세화를 위한 핵심 기술로 극자외선(EUV) 노광 및 3D 설계 등을 꼽았다. 하이케이메탈게이트(HKMG) 및 그래핀과 같은 신소재 도입 가능성도 언급됐다. 김 부장은 2015년~2016년 사이 메모리의 미세공정 수준이 10나노에 이르렀을 때에는 스핀주입자화반전메모리(STT-M램), 3D 저항변화메모리(Re램), 상변화메모리(P램)가 D램과 낸드플래시와 같은 전통적 메모리 제품을 대체할 수도 있다는 견해를 나타냈다.

◆D램, 커패시터 및 게이트 재료·구조 개선=삼성전자는 2015년 중반 1X나노 D램을 양산한다는 계획을 세워뒀다.

도전 과제는 전하의 저장 유무로 1과 0을 판단하는 커패시터의 용량 사수다. 커패시터 용량이 줄어들면 데이터 보관 시간이 짧아지고 전력 누출량은 증가해 불량율도 높아진다. 공정 미세화가 이뤄질 수록 셀 면적은 좁아지는데, 그간 D램 업체들은 이렇게 좁아진 셀 면적 위에서 커패시터의 용량을 사수하기 위해 원통형 커패시터를 수직으로 길죽하게 늘어올리는 방법을 써왔었다.

D램 커패시터 설계는 굉장히 까다롭다는 것이 전문가들의 설명이다. 현재 기술 그대로 10나노대로 접어들 경우 커패시터의 바닥 면적과 높이 비율(Aspect Ratio, A/R)은 100이 넘을 것이라는 예상이 나와 있다. 100이라는 A/R 비율은 상상을 초월하는 것이다. 162층에 높이가 828m인 세계 최고층 건물 두바이 부르즈 할리파의 A/R 비율은 단지 6에 그친다.

삼성전자는 1X나노 D램부터 기존 음각 형태(BCAT, Buried Cell Array Transistor)의 게이트 구조를 일부 수정하거나, 수직으로 쌓아올리는 방식(VCAT, Vertical Cell Array Transistor)을 도입하고 커패시터의 절연체로 기존 티타늄나이트라이드(TiN) 대신 신소재인 루테늄(Ru)을 활용해 커패시터의 높은 A/R 문제를 해결한다는 계획이다.

아울러 기존 이머전 불화아르곤(ArF) 방식 대비 파장이 매우 짧은 EUV(13.5nm) 노광 장비와 HKMG 공정도 1X나노 D램 공정에 적용한다. 삼성전자는 2017년 중반 1Y나노 D램을 양산한다는 장기 계획을 세워뒀다.

◆낸드, 3D 적층·CTF 게이트 타입=낸드플래시는 ‘용량당 원가’를 줄이기 위해 셀 어레이를 수직으로 쌓아올리는 3D 적층 V(Vertical, 수직)낸드가 올해부터 양산된다. 커패시터를 사용해야하는 D램과 비교하면 낸드플래시는 미세화가 ‘상대적으로’ 쉽다. 미세공정 전환 로드맵도 촘촘하다. 2014년(1Y나노), 2015년(1Z나노), 2016년(1A나노), 2017년 10나노 미만 V낸드가 양산된다.

삼성전자는 당장 올해부터 셀을 수직으로 쌓아올리기 위해 전하를 저장하는 게이트 타입을 변경키로 했다. 지난 수십년간 활용되어온 ‘플로팅 게이트’ 대신 ‘차지 트랩 플래시(CTF)’를 이용한다. CTF는 부도체에 전하를 저장토록 함으로써 셀간 간섭 현상을 줄이고 간격을 좁힐 수 있는 기술이다. 이 기술은 삼성전자가 원천특허를 보유하고 있다.

아울러 고집적화, 10나노급의 미세패턴 형성을 위해 HARC(High Aspect Ratio Contact)라는 새로운 식각(에칭) 방식도 도입된다. 김 부장은 “2016년에서 2017년 사이에는 3D 저항변화메모리(Re램, VRe램), 상변화메모리(P램) 등 새로운 구조가 주력 제품이 될 가능성도 있다”라고 말했다.

◆로직, 3D 핀펫 공정 도입=로직 공정은 2014년과 2015년 사이 많은 변화를 앞두고 있다. 올해 20나노 공정 양산을 계획하고 있는 삼성전자는 2014년에는 14나노에 핀펫(FinFET) 공정을 처음으로 도입한다. 핀펫은 3D 입체 구조의 칩 설계 및 공정 기술을 뜻한다. 입체 구조로 돌출된 게이트의 모양이 상어지느러미(Fin)와 비슷하게 생겨 핀펫이라는 이름이 붙었다. 핀펫이 적용되면 누설 전류는 줄어들고 성능은 최대로 끌어올릴 수 있다.

패키징 쪽에선 로직 칩과 메모리를 직접 연결하는 실리콘관통전극(TSV) 방식도 적용할 예정이다. 2015년 10나노 공정에선 이머전 대신 EUV 노광 장비가 도입되고 게이트 소재도 실리콘 대신 게르마늄과 탄소 등으로 대체한다.

김 부장은 “10나노 이하의 로직 공정에선 어떤 기술이 채택될 것인가를 놓고 전 세계적으로 연구가 한창이다”라며 “탄소 기반의 그래핀이 신물질로 도입될 수도 있다”라고 말했다.

<한주엽 기자>powerusr@ddaily.co.kr