美 IBM-日 TEL, 반도체 `3D 적층` 기술 개발

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美 IBM-日 TEL, 반도체 '3D 적층' 기술 개발

디지털데일리 발행일 2022-08-01 13:47:44

김도현

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- 300mm 웨이퍼 최초 구현

[디지털데일리 김도현 기자] 미국 IBM이 일본 도쿄일렉트론(TEL)과 손잡고 반도체 신공정 개발에 성공했다. 공정 간소화 및 수율(완성품 중 양품 비율) 개선에 기여할 것으로 기대된다.

1일 IBM은 12인치(300mm) 실리콘 웨이퍼에 3차원(3D) 적층 기술을 적용할 수 있는 공정을 업계 최초로 개발했다고 밝혔다.

현재 칩 적층 방식은 고대역폭 메모리(HBM) 등 주로 하이엔드 제품 생산에만 적용되고 있다. 장기적으로는 트랜지스터 수를 늘리는 데 유리하기 때문에 활용도가 높은 것으로 전해진다.

해당 기술을 도입하기 위해서는 실리콘 레이어 간 수직적 연결이 필수다. 우선 웨이퍼 후면이 얇아져야 하는데 이 과정에서 내구성이 약해진다. 이를 방지하고자 유리 등으로 만들어진 캐리어 웨이퍼를 일시적으로 부착해 생산 공정을 버티도록 하고 마무리되면 자외선 레이저를 통해 두 웨이퍼를 분리한다. 다만 이때 물리적 힘이 가해져 결함 또는 수율 손실이 발생한다.

IBM과 TEL은 유리 기반 캐리어 웨이퍼 아닌 실리콘 웨이퍼를 해당 역할로 두면서 분리 과정은 적외선 레이저를 적용할 수 있는 공정을 개발했다. 300mm 웨이퍼에서는 처음 구현되는 것이다.

IBM에 따르면 결과적으로 공정이 간소화되고 부착 과정에서 발생할 수 있는 호환성 문제 등도 사라지게 된다. 얇아진 웨이퍼 인라인 테스트도 가능하다.

두 회사는 2018년부터 관련 기술에 대한 연구개발(R&D)을 진행해왔다. 향후 3D 칩 적층 방식이 반도체 전체 공정에서 도입될 수 있도록 샘플 테스트 등을 시행할 방침이다.