[DIC2024] 김종헌 네패스 “FO 패키징 ‘생산증가 원가절감’…韓 디자인-패키징 공급망 강화해야”

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[DIC2024] 김종헌 네패스 “FO 패키징 ‘생산증가 원가절감’…韓 디자인-패키징 공급망 강화해야”

디지털데일리 발행일 2024-11-21 18:14:01

김문기 기자

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[소부장반차장] 전후공정 전주기 기술협력 통한 경쟁력 확보 절실

[디지털데일리 김문기 기자] “AI 시대의 반도체 생산을 위한 패키징 역시 생산능력을 높이기 위한 노력이 지속되고 있다. 네패스는 실리콘 인터포저 대비 팬아웃(FO) 패키징 기술을 통해 생산성뿐만 아니라 원가경쟁력도 가져갈 수 있도록 노력하고 있다. 2.5D 패키징을 커버하고 여러가지 칩들을 한 패키지 안에 넣을 수 있는 기술 등 투트랙으로 여러 서비스를 제공하고자 한다.”

김종헌 네패스 기술개발본부장은 21일 오후 1시부터 서울 여의도 전경련회관 FKI 타워 컨퍼런스센터 3층 다이아몬드홀에서 개최된 ‘제2회 DIC(DigitalDaily Industry Conference) 2024’에서 ‘고성능 제품에서 첨단 패키징 기술의 동향과 역할’을 주제로 네패스의 경쟁력과 관련해 이같이 말했다.

김 본부장은 “현재 반도체 시장은 전략이 아니라 전쟁과 같은 양상이며, 자국화되고 있기 때문에 우리가 잘할 수 있는 것에 집중해야 한다”라며, “첨단 패키징 분야 역시 마찬가지”라고 운을 땠다.

그는 무어의 법칙을 따르기엔 부담감이 상당하다고 지적했다. 2년마다 2배의 스케일링을 따라가야 하는 무어의 법칙의 곡선이 꺾였다는 것. 기존 칩을 디자인해서 잘 동작하는지 알기 위해서는 약 5억불이 필요했다. 또 웨이퍼 하나를 만들기 위해서는 3~4천만원이 필요하다. 비용적인 면도 그렇지만 제조적 어려움과 긴 개발기간이 발목을 잡는다.

김 본부장은 “물리적인 한계와 제조적인 어려움과 원가 절감을 위해서 패키징에서 그 해답을 찾는 것”이라며, “기존 SoC를 구성하는데 있어 최선단의 부분이 있다면 이를 따라가야 하는데, 현재는 기능별로 쪼개서 어려운 건 어렵게, 쉬운 건 쉬운 공정을 도입해 분할한 후 다시 결합시키는 칩렛이 부상하고 있다”고 말했다.

다만, 2.5D 패키징에서 실리콘 인티포저는 높은 성능과 효율성을 보여주기는 하나 비용적인 부담이 따를 수 있다는 지적이다. 그 대안이 네패스가 집중하고 있는 팬아웃(FO)-웨이퍼레벨패키지(WLP) 기술이다. 웨이퍼 단위로 칩을 패키징하는 방식이다. 인쇄회로기판(PCB)가 필요 없고 공정횟수도 단축할 수 있기 때문에 원가절감에 유리하다.

또한 김 본부장은 전공정부터 후공정에 이르기까지 전주기 육성 필요성을 강조하기도 했다.

그는 “칩렛으로 쪼개고 다시 결합시킨다하더라도 결국은 칩 디자인에서부터 패키징이 유기적으로 협력해야만 가능하다. 즉, 앞뒤가 연관돼 있는 에코시스템 구축이 무엇보다 중요하다”라며, “결국 패키징과 칩은 함께 설계돼야 한다는 것”이라고 지적했다.

이어, “우리나라의 경쟁력을 봤을 때 초기부터 패키징 검토를 해야 한다고 했듯이 AI 데이터와 파운드리, 데이터 기반 플랫폼 기업들이 있기 때문에 AI 반도체 전체 생태계 육성에 잠재력과 가능성이 있다고 판단하고 있다”라며, “우리나라 역시도 기술 협업이 절실하다”고 강조했다.