“인텔 창립 때부터 준비된 3D 패키징 ‘포베로스’…무어의 법칙 계승 열쇠“

실시간
뉴스

반도체

“인텔 창립 때부터 준비된 3D 패키징 ‘포베로스’…무어의 법칙 계승 열쇠“

디지털데일리 발행일 2023-09-20 00:35:00

페낭(말레이시아)=김문기 기자

URL복사

[인텔 테크투어 2023] 40년 만 가장 큰 아키텍처 전환 [소부장반차장]

[디지털데일리 김문기 기자] “패키징에 대해 인텔 창립 때 부터 이미 아이디어가 있었다. 서로 분리한 패키지를 서로 연결하는 것이 보다 경제적일 수 있다는 고든 무어 인텔 창립자의 예견이 있었다. 패키징은 무어의 법칙을 발전시키는 하나의 열쇠였다.”

팻 스토퍼 인텔 패키징, 조립 및 테스트 기술 개발 담당 수석 디렉터는 지난 8월 23일(현지시간) 말레이시아 페낭에서 열린 ‘인텔 테크 투어 2023’에서 클라이언트 모바일 PC 대상 14세대 인텔 코어 프로세서(코드명 메테오레이크)를 시작으로 인텔의 첨단 패키징 전략과 포베로스(Foveros) 기술을 클라이언트 제품에 적용해 최고의 노트북을 구현하기 위한 비전을 공개하며 이같이 말했다.

스토퍼 수석 디렉터는 “인텔에서 27년간 패키징 분야에서 일했으며, 3년반전부터 팀 내에서 포베로스 기술이 필요하다고 했다”라며, “포베로스는 전환점이 될 것이라 생각했고 이를 첫 적용한 레이크필드는 틈새시장의 제품이었다. 수백만개의 유닛을 일반 소비자용으로 시장에 공급할 수 있게 됐다”고 소개했다.

이어, “역사적으로 패키징은 다이와 시스템을 이어줬으며, 전력과 신호를 전달하고 다이를 보호하는 기능을 수행해왔다”라며, “어드밴스드 패키징으로 가면 각 단계에서 가치와 혁신이 배가되며 고밀도, 저전력 패키징이 가능해진다”고 덧붙였다.

또한 “어드밴스드 패키징은 아니지만 우리는 2013년 하스웰에 온 패키지 IO를 실현했으며, ED램을 패키지에 적용했다”라며, “다음으로 실리콘 패키징인 EMIB를 개발했으며 2017년 스트래틱스10에 첫 도입됐고 올해 사파이어 래피즈에도 적용됐다”고 말했다.

더불어 “다음 단계인 co-EMBI는 포베로스와 EMIB를 결합한 것으로 스케일업과 다운이 모두 가능해졌다”라며, “칩 웨이퍼 인터커넥트의 범프가 55마이크론 피치에서 50마이크론으로 다시 36마이크론까지 줄었고 각 베이스 타일마다 포베로스가 적용됐다. 이후 포베로스는 발전해 랩터레이크(13세대 코어 프로세서)에서 저전력 다이투다이 연결을 실현했다”고 강조했다.

즉, 13세대 인텔 코어 프로세서 등 대부분의 인텔 클라이언트 제품은 CPU, GPU, PCH 등 다양한 기능을 하나의 모놀리식 다이에 통합한 시스템온칩(SoC) 형태로 구성된다. 그러나, 이러한 기능들이 더 다양해지고 복잡해짐에 따라, 모놀리식 SoC 로 설계하고 제조하기 점점 더 어려워지고 비용도 증가했다.

인텔은 이러한 문제를 해결하기 위해 인텔 포베로스 첨단 패키징 기술의 고밀도, 고대역폭, 저전력 인터커넥트를 사용, 여러 개의 다른 공정에서 제조된 개별 타일로 이루어진 대규모 분산형 다이 복합체를 개발했다. 인텔 맥스 GPU 같은 제품을 통해 업계 최초로 첨단 패키징을 제공하고 있으며, 포베로스 첨단 패키징을 메테오 레이크에서 대량 생산으로 확대할 예정이다.

포베로스 패키징으로 조립하는 메테오 레이크 인텔은 메테오 레이크 출시와 함께 ▲큰 용량의 그래픽 타일, ▲ 포베로스의 36 배 다이투다이 피치를 사용한 SoC 타일, ▲입출력 전력 공급 및 다이투다이 라우팅을 위한 금속 레이어 기능을 제공하는 인텔 4 공정 기반으로 제조한 컴퓨팅 타일 등 3 개 타일로 구성된 칩을 선보일 예정이다.

메테오레이크는 팹에서 공급한 인텔 내부 및 외부 파운드리 웨이퍼는 개별 칩으로 잘라내는 ‘싱귤레이션(Singulation)’으로 생산을 시작한다. 잘라낸 다이 테스트로 양호한 상태의 다이만 포베로스 어셈블리 단계로 보내진다. 이 프로빙 역량은 이기종 설계를 위한 핵심 요소로, 능동적 열 제어 기능을 통한 테스트로 양호한 다이를 어셈블리 과정에 제공함으로써 테스트 수율을 높일 수 있다. 개별 타일들이 베이스 웨이퍼 상단에 조립된다. 이 라인은 인텔 최초로 칩 부착, 언더필, 웨이퍼 몰드 등 조립 작업과 범핑, 패시베이션, 그라인드, 폴리싱 등의 팹 작업을 통합해 진행한다.

메테오 레이크 포베로스 컴플렉스가 볼 그리드 배열(BGA) 기판 위에 조립된다. 포베로스 콤플렉스는 약간의 최적화 과정으로 기존 패키지 조립 툴 및 프로세스와 호환된다. 마지막으로, 인텔 HDMx 및 시스템 테스트를 통해 품질을 보증한다. ‘스트레스’ 및 ‘버닝 인’ 테스트, ‘클래스 테스트’ 및 시스템 레벨 플랫폼 테스트 등이 포함된다.

포베로스 첨단 패키징은 1um 미만의 트레이스 폭을 가진 36u 범프 피치, 범프 밀도 약 8 배 개선, 2mm 미만의 트레이스 길이, 160GB/s/mm 대역폭, <0.3pJ/비트 전력 소비에 이점이 있다.

전 세대인 랩터 레이크 대비 메테오 레이크의 포베로스 패키징은 보다 개선됐다. 저전력 다이투다이를 통한 파티션 오버헤드 최소화, 작은 타일에서 더 높은 웨이퍼 수율과 더 적은 웨이퍼 시작 횟수, 각 타일에 이상적인 실리콘 공정 선택 가능, 맞춤형 제작 용이성을 위한 간소화된 SKU를 생성한다.

또한 인텔은 웨이퍼 레벨 조립을 활용해 메테오 레이크 및 향후 프로젝트를 지원하기 위한 주요 투자를 진행하고 있다. 이러한 시설을 통해 포베로스 디렉션 9마이크로미터와 기타 향후 프로젝트를 위한 용량을 확보할 수 있다.

인텔은 플립 칩 볼 그리드 어레이(FCBGA) 및 플립 칩 랜드 그리드 어레이(FCLGA)에서 임베디드 멀 티-다이 인터커넥트(EMIB), 포베로스 및 포베로스 다이렉트에 이르는 혁신을 달성해오고 있다. 이 러한 패키징 기술의 혁신은 인텔이 4년 내 5개 노드를 성공적으로 제공하겠다는 약속을 이행할 수 있는 발판이 될 것으로 기대된다.

그는 “앞으로 2년간 웨이퍼 조립 역량이 확장될 것”이라며, “페낭에 향후 10년간 70억 달러를 투자할 것이다. 새 팹은 1-3개 공정을 모두 처리할 수 있을 것이며 2025년까지 현재 2.5차원 패키징에서 업계를 선도할 것”이라고 말했다.