무의미해진 나노 싸움…삼성전자가 `GAA` 외치는 이유[소부장반차장]

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무의미해진 나노 싸움…삼성전자가 'GAA' 외치는 이유[소부장반차장]

디지털데일리 발행일 2024-03-14 16:50:02

고성현 기자

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지난 2023년 열린 '삼성 파운드리 SAFE 포럼'에서 기조강연하는 최시영 파운드리사업부 사장 모습 [ⓒ삼성전자]

[디지털데일리 고성현 기자] 시스템반도체의 집적회로 게이트 선폭을 의미하는 나노미터(㎚) 단위가 옹스트롬(0.1㎚)급으로 접어들면서 더 이상의 '나노 경쟁'이 의미 없다는 관측이 나온다. 이미 꽤 오래 전부터 관련 용어가 마케팅 수단으로 전락해온 탓에, 향후 파운드리 시장에서는 공정 숙련도 차이가 수주 우선순위를 바꿀 수 있다는 의미로 풀이된다.

이는 삼성전자가 쫓아오는 인텔, 앞서가는 TSMC와 경쟁할 수 있는 긍정적 요소로도 거론된다. 3㎚ 이하 공정에 진입한 것보다 차세대 트랜지스터 구조 적용이 우선시되는 만큼 충분한 경쟁력을 낼 수 있다는 해석이다.

파운드리의 칩 생산 공정 앞에 명명하는 나노미터 단위는 트랜지스터 게이트 선폭의 길이를 의미한다. 트랜지스터는 전류가 흐르는 채널(Channel), 이를 제어하는 게이트(Gate)로 나눠진 소자다. 전자회로 내 전기신호 증폭과 스위칭을 담당한다. 이를 조합해 AND·OR·NOR 등 다양한 논리회로를 구성할 수 있어 CPU·GPU·AP 등의 토대가 된다.

반도체 칩의 성능을 결정짓는 요소는 전력(P)·성능(P)·면적(A) 세가지로 구분된다. 과거에는 이를 트랜지스터 게이트 선폭의 길이로 PPA를 단순화해 정의했다. 채널과 맞닿는 게이트 선폭이 미세하면 미세할수록 전류 도달길이도 짧아져 저전력으로 구동이 가능해지고(Power), 면적도 줄어 소형화가 가능하며(Area), 같은 면적 대비 더 많은 소자를 새길 수 있어서다(Performance).

다만 이같은 개념이 실제 평가와 일치했던 것은 2D 구조였던 28㎚였던 플라나(Planar, 평면) 공정까지다. 이 당시만 해도 채널과 게이트가 닿는 부분이 단면이었다. 하지만 점점 선폭 크기를 줄일 수록 전류 조절 기능이에 오류가 생기는 단채널 효과(SCE)가 발생했고, 이를 해결하기 위해 트랜지스터 구조가 변화해야만 하는 상황에 놓였다.

이렇게 도입된 구조가 지느러미 형태의 핀펫(FinFET) 구조다. 채널을 3D 구조로 만들어 게이트의 3면에 닿게 해 SCE를 줄였다. 이때부터 공정 노드가 실제 게이트 선폭 길이와 달라지게 됐고, 각 회사별로 특정㎚급에 준한다는 의미로 '나노 공정'이라는 용어를 사용해왔다.

이 문제를 대외적으로 지적한 곳은 다름아닌 미국 종합반도체기업(IDM)인 인텔이다. 2021년 팻 겔싱어가 최고경영자(CEO)로 부임한 이후, 파운드리 사업에 재진출하면서 TSMC·삼성전자와의 기술 격차 인식을 좁힐 필요가 있어서였다. 당시 인텔은 선폭의 길이가 아닌 트랜지스터 집적도가 기준이라고 선전해왔고, 이 기조가 현재까지 이어지며 1.4㎚ 공정 로드맵까지 나오는 계기가 됐다.

이에 따라 업계는 차세대 트랜지스터를 적용한 공정 성능을 어떻게 이론적인 성과 수준까지 끌어올리느냐가 핵심이라고 분석했다. PPA 계산 방식이 각 파운드리마다 달라 직접 비교는 어렵지만, 차세대 공정의 숙련도를 증명하는 간접 지표로는 충분히 활용 가능하다는 의미에서다.

GAA 구조 중 나노와이어와 나노시트 형태의 차이점 [ⓒ삼성전자 뉴스룸 갈무리]

이는 삼성전자가 '게이트올어라운드(GAA) 구조 선제적용'을 캐치프레이즈로 내세운 이유와 연관된다. 단순히 3㎚·2㎚ 등 최신 공정 노드를 먼저 명명했다는 게 아닌, 신규 트랜지스터를 먼저 적용해 경쟁사들과 유의미한 격차를 벌렸다는 의미로 풀이된다.

한 업계 관계자는 "사실 팹리스 입장에서는 파운드리 공정명이 2㎚급인지, 3㎚급인지 중요하지 않다. 주력 공정에서 자신들이 원하는 성능의 칩이 나오기만 하면 되는 것"이라며 "삼성전자 산하 에코시스템 협력사들이 향후 수주 확대에 기대을 거는 이유도 트랜지스터 구조 때문"이라고 강조했다.

GAA 구조는 게이트가 채널 4개면을 통과하는 기술이다. 3개면이었던 접합면을 4개로 늘려 게이트의 간섭력을 높였다. 이렇게 되면 더 많은 소자를 집적할 수 있어 성능과 면적도 개선된다. 삼성전자는 채널을 선(Wire) 형태가 아닌 넓게 편 시트(Sheet) 모양의 채널 구조를 3㎚ 공정 노드에 우선 적용했다. 이 기술은 'MBC펫(MBCFET)'으로 명명됐다.

업계에서는 삼성전자가 GAA 구조를 선제 적용하며 TSMC, 인텔 대비 앞서나갈 수 있는 기반을 마련한 것으로 봤다. 특히 생성형(AI) 반도체 고객사를 다수 확보하며 공정 숙련도까지 높일 기회를 잡고, 미래 먹거리를 확보한 점이 강점이라고 분석하는 상황이다.

다만 기술적으로 TSMC 등을 제칠 수 있는 지에 대해서는 평가를 보류하는 분위기다. 삼성전자가 과거 선단 기술을 우선 적용했다가 뒤처진 사례가 있기 때문이다. 과거 삼성전자는 7㎚ 핀펫 공정에서 극자외선(EUV) 노광 장비를 도입하는 초격차 전략을 펼쳤지만, 수율 안정화 등에 오랜 시간이 걸리며 TSMC와의 격차가 오히려 벌어진 바 있다.

업계 관계자는 "당시에는 위험(Risk) 공정으로 불리는 최선단 노드를 퀄컴·애플이 우선 진입한 탓에 실패 시 타격이 컸지만, 최근에는 AI 반도체 기업들이 우선적으로 진입하는 추세"라며 "여러 팹리스와 협력하며 최적의 지점을 찾을 수만 있다면 그때와는 다른 결과가 나올 수 있을 것"이라고 말했다.