3D FPGA 시대 활짝… 자일링스 이어 알테라도 20나노서 첫 적용

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3D FPGA 시대 활짝… 자일링스 이어 알테라도 20나노서 첫 적용

디지털데일리 발행일 2013-04-09 08:25:48

한주엽 기자

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[디지털데일리 한주엽기자] 단일 패키지에 여러 개의 프로그래머블반도체(FPGA) 칩(다이)이 집적된 3차원(D) 패키징 FPGA 시대가 활짝 열릴 전망이다.

FPGA는 개발자가 설계를 변경할 수 있는 반도체를 뜻한다. 중간 중간 칩 기능을 업그레이드해야 하는 통신 기지국이나 중계기, 우주선과 자동차 등 고급형 제품의 연구개발(R&D) 및 소량 양산용 시제품에 주로 쓰인다.

3D 패키징으로 트랜지스터 집적도를 높인 FPGA는 연산 성능 및 데이터 대역폭이 대폭적으로 늘어나 시제품 생산시 설계의 복잡성 및 투입되는 비용을 줄일 수 있다. FPGA 공급 업체도 다이 크기 자체를 키워 집적도를 높이는 것 보단 여러 다이를 단일 패키지에 얹는 방법이 수율 및 원가 측면에서 유리하다. FPGA 1위 업체인 자일링스에 이어 알테라도 관련 제품을 내놓는다.

8일 관련 업계에 따르면 세계 FPGA 시장 2위 업체인 알테라는 올 연말 공급할 20나노 공정 신제품에 3D 패키지 기술을 처음으로 적용한다. 패키지 위에 실리콘(Si) 기판(인터포져)을 올리고 그 위로 20나노 FPGA 다이를 평면으로 구성하는 방식이다. 패키지 위로 실리콘 기판이 올라가지만 그 위에 얹혀지는 FPGA 다이는 평면 구조라는 점에서 업계에선 ‘2.5D FPGA’라고 부르기도 한다.

알테라는 단일 패키지에 자사 FPGA 다이와 주문형반도체(ASIC), 디지털신호처리장치(DSP), 메모리, 광 트랜시버 모듈 등 다른 기종(이기종)의 다이를 집적할 수 있도록 할 예정이다. 이를 위해 파운드리 업체인 TSMC의 ‘CoWoS(Chip on Wafer on Substrate)’ 공정을 활용할 계획이라고 회사 측은 밝혔다. 이 칩이 상용화되면 여러 개의 칩을 하나로 대체할 수 있는 덕에 완제품 디자이너가 보다 쉽게 제품 설계를 할 수 있다는 것이 알테라의 설명이다.

여러 개의 FPGA 다이를 하나의 칩 위에 평면으로 구성한다는 개념은 이미 업계 1위인 자일링스가 지난 2010년 10월 ‘스택 실리콘 인터커넥트(SSI stacked silicon interconnec)’라는 독자 기술명으로 첫 발표를 한 바 있다. 28나노 공정이 적용된 버텍스-7 2000T에 이 기술이 적용돼 판매가 이뤄지고 있다. 이 회사는 지난해 FPGA 다이 외에도 트랜시버를 함께 구성한 이종 제품인 버텍스-7 HT도 발표한 바 있다.

알테라가 ‘이기종 다이 집적’을 차별화 컨셉트로 내세웠다면 자일링스는 각각의 FPGA 다이간 데이터 통신 속도를 높여 전반적인 성능 향상에 매진하는 모양새다. 연내 공급이 시작되는 자일링스의 신형 20나노 공정 3D FPGA는 각 다이간 데이터를 주고받는 인터포져를 개량해 대역폭이 기존 28나노 대비 5배 이상으로 확대된다. 외부 장치와 데이터를 주고받는 직렬 트랜시버의 대역폭은 56Gbps로 총 8개의 채널을 내장할 수 있도록 했다. 이는 기존 28나노 제품 대비 2배 이상 빠른 것이라고 자일링스는 설명했다.

업계의 한 관계자는 “고성능 3D FPGA는 프리미엄급 유선 네트워크 장비 및 높은 컴퓨팅, 메모리 버퍼 성능을 요구하는 데이터센터용 스위치 장비 등에 적용된다”라며 “3D FPGA는 하나당 수천만원을 호가하는 고가의 제품이지만 완제품 설계 리스크를 줄여준다는 점에서 디자이너들이 선호할 것”이라고 말했다.

<한주엽 기자>powerusr@ddaily.co.kr